Các nhà nghiên cứu tại Viện Nghiên cứu Công nghiệp và Công nghệ Hàn Quốc (KITECH) cùng Đại học Khoa học và Công nghệ Pohang (POSTECH) đã phát triển một quy trình chế tạo mới, cho phép xếp chồng ổn định hơn 10 lớp chip bán dẫn siêu mỏng. Kết quả là mật độ tích hợp đạt được cao gấp khoảng 4 lần so với các module HBM (High Bandwidth Memory) thương mại hiện nay. Công trình được công bố trên tạp chí Engineering Outcomes số mới nhất.

Vì sao cần xếp chồng chip?

Các dịch vụ AI như ChatGPT, tạo ảnh bằng AI hay xe tự lái đều đòi hỏi khả năng xử lý lượng dữ liệu khổng lồ với tốc độ cực cao. Để nâng cao hiệu năng chip AI, thay vì chỉ mở rộng theo chiều ngang, các nhà khoa học đang hướng tới việc xếp chồng các chip theo chiều dọc – giống như xây nhà chọc trời thay vì nhà riêng lẻ khi đất đai eo hẹp. HBM là một ví dụ điển hình khi xếp chồng nhiều chip nhớ theo chiều dọc.

Thách thức với chip siêu mỏng

Tuy nhiên, việc xếp chồng các chip siêu mỏng gặp nhiều khó khăn. Khi độ dày chip giảm xuống còn vài chục micromet – mỏng hơn cả sợi tóc người – việc xếp nhiều lớp dễ gây ra hiện tượng cong vênh, uốn lượn, thậm chí gãy vỡ. Khi số lớp tăng lên, độ khó càng lớn.

Giải pháp kết hợp hai công nghệ

Để vượt qua giới hạn này, nhóm nghiên cứu đã tích hợp hai kỹ thuật trên cùng một nền tảng: in chuyển tiếp (transfer printing) và liên kết tại chỗ (in-situ bonding). In chuyển tiếp đảm nhiệm việc đặt chip chính xác vào vị trí mục tiêu; liên kết tại chỗ cho phép chip được gắn kết ngay trong quá trình di chuyển. Sự kết hợp này giúp các công đoạn di chuyển, đặt và kết nối điện được thực hiện liên tục, không gián đoạn.

Kết quả ấn tượng

Để thử nghiệm, nhóm đã chế tạo các chip silicon siêu mỏng có độ dày khoảng 14 micromet, mỗi chip tích hợp sẵn đường dẫn tín hiệu dọc và dây phân phối lại theo chiều ngang – cấu trúc lý tưởng cho tích hợp nhiều lớp. Sử dụng quy trình mới trong điều kiện nhiệt độ thấp (dưới 180°C) và áp suất thấp (dưới 20.000 Pascal), họ đã xếp chồng thành công hơn 10 lớp chip siêu mỏng. Kết quả cho thấy sai lệch căn chỉnh giữa các lớp sau nhiều lần xếp chồng là rất nhỏ, và hiện tượng vênh cũng bị triệt tiêu đáng kể. Mật độ tích hợp đạt được – tính bằng số lớp chip trên tổng độ dày gói – cao gấp khoảng 4 lần so với cấu trúc HBM 12 lớp truyền thống. Nói cách khác, trong cùng một chiều cao, có thể chứa được số lượng chip nhiều gấp nhiều lần trước đây.

Tiềm năng ứng dụng

Nếu được thương mại hóa, công nghệ này sẽ nâng cao đáng kể mật độ tích hợp chip trong một không gian nhất định, từ đó cải thiện hiệu năng của chip bán dẫn AI. Do đó, nó được kỳ vọng trở thành công nghệ then chốt cho các chip AI hiệu năng cao và hệ thống lưu trữ thế hệ tiếp theo. Ngoài ra, quy trình này cũng có thể mở rộng sang tích hợp không đồng nhất dựa trên chiplet và màn hình LED siêu nhỏ thế hệ mới, cho thấy triển vọng ứng dụng rộng rãi.

Ảnh: Pixabay / Pexels