CoPoS của TSMC: Công nghệ đóng gói chip mới giúp giảm 30% chi phí AI, tăng gấp 5 lần sản lượng

TSMC, nhà sản xuất chip hàng đầu thế giới, đang chuẩn bị ra mắt công nghệ đóng gói tiên tiến CoPoS (Chip-on-Panel-on-Substrate) hứa hẹn giảm chi phí chip AI từ 20% đến 30% và tăng sản lượng lên gấp 5-6 lần so với công nghệ CoWoS hiện tại. Công nghệ này sử dụng đế thủy tinh hình vuông thay vì đế silicon hình tròn, giải quyết vấn đề lãng phí vật liệu vốn đang đẩy chi phí chip AI lên cao.

CoPoS là gì và khác biệt so với CoWoS?

CoPoS là công nghệ đóng gói chip trên tấm nền hình vuông, khác với CoWoS dùng đế silicon hình tròn. Điểm cốt lõi là chuyển từ đế silicon sang đế thủy tinh hình chữ nhật kích thước lên tới 750×620mm, so với đế tròn 300mm của CoWoS. Sự thay đổi này giúp tăng tỷ lệ sử dụng vật liệu từ dưới 70% lên trên 90%, vì chip hình vuông được đặt trên đế vuông không bị lãng phí ở rìa. Theo Lưu Bội Chân, Giám đốc Cơ sở dữ liệu Kinh tế và Công nghiệp thuộc Viện Nghiên cứu Kinh tế Đài Loan, CoPoS sẽ giải quyết vấn đề lãng phí hình học và chi phí tăng vọt đối với chip AI siêu lớn sau năm 2028.

Lợi ích về chi phí và sản lượng

TSMC ước tính CoPoS có thể giảm chi phí đóng gói trên mỗi chip từ 20% đến 30%. Với chip AI có giá lên tới hàng chục nghìn USD mỗi chiếc, khoản tiết kiệm này lên tới hàng nghìn USD. Bên cạnh đó, sản lượng chip trên mỗi tấm nền tăng đáng kể: một tấm nền 600×600mm có thể cho ra số chip gấp 5-6 lần so với đế 300mm. Một số phân tích cho thấy CoPoS có thể tăng số lượng chip tính toán lên 5-8 lần, giúp giảm bớt tình trạng khan hiếm nguồn cung chip AI.

Ưu điểm vượt trội của đế thủy tinh

Thủy tinh mang lại nhiều lợi thế kỹ thuật so với silicon: độ cong vênh cải thiện 16%, hệ số giãn nở nhiệt giảm 19%, mô đun đàn hồi tăng 31%, điện trở giảm 27% và điện cảm giảm 42%. Điều này có nghĩa đế thủy tinh phẳng hơn, ổn định nhiệt hơn, cứng hơn và truyền tín hiệu hiệu quả hơn – yếu tố quan trọng đối với chip AI tiêu thụ hàng trăm watt. Tuy nhiên, thủy tinh giòn nên việc khoan hàng nghìn lỗ thông vi mô (TGV) là thách thức lớn.

Lộ trình và thách thức

TSMC đã xây dựng dây chuyền thử nghiệm vào năm 2026, dự kiến sản xuất thử vào năm 2027 và sản xuất hàng loạt vào nửa cuối năm 2028. Phiên bản hoàn chỉnh với đế thủy tinh lõi có thể ra mắt sau năm 2030. Hiện tại, thiết bị gắn chip chính xác cho tấm nền lớn vẫn là nút thắt cổ chai. Danh sách nhà cung cấp cho CoPoS đã công bố gồm gần 30 công ty từ Nhật Bản, Mỹ, Đức và Đài Loan. Dây chuyền thử nghiệm đầu tiên đặt tại nhà máy Longtan của công ty con TSMC là CYTC, còn sản xuất hàng loạt dự kiến tại nhà máy AP7 ở Gia Nghĩa và nhà máy tại Arizona, Mỹ.

Cuộc đua giành ưu thế

NVIDIA đã giành quyền ưu tiên sử dụng CoPoS cho nền tảng Rubin năm 2026 và Feynman năm 2028. Trong bối cảnh nguồn cung CoWoS hạn chế, ai có CoPoS trước sẽ chiếm lợi thế. Intel đã công bố lộ trình đế thủy tinh từ năm 2023, còn Samsung đang đầu tư vào đóng gói tấm nền. Cuộc đua giữa các ông lớn bán dẫn đang ngày càng nóng lên.

Ảnh: terry narcissan tsui / Pexels